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사전 1-10 / 17건

TLC 4D 낸드플래시 [TLC 4D NAND Flash] 경제용어사전

... 쌓아 올렸다는 의미다. 몇 층으로 셀을 쌓을 수 있느냐에 따라 데이터 저장량이 결정된다. TLC로 단위 면적당 저장 데이터도 늘어났다. 낸드플래시는 한 개의 셀(Cell)에 몇 개의 정보(비트 단위)를 저장하느냐에 따라 △싱글 레벨 셀(SLC·1개) △멀티 레벨 셀(MLC·2개) △트리플 레벨 셀(TLC·3개) △쿼드러플 레벨 셀(QLC·4개) △펜타 레벨 셀(PLC·5개) 등으로 규격이 나뉜다. 정보 저장량이 늘어날수록 같은 면적에 더 많은 데이터를 저장할 ...

팬아웃 패널레벨패키지 경제용어사전

반도체 칩에 보호하는 물질을 씌운 뒤 입출력 단자를 연결하는 후공정에서 최첨단 기술로 꼽힌다. 현재 대부분의 반도체는 PCB 위에 반도체를 올리고 하단의 입출력 단자를 구리선으로 연결하는 방식으로 후공정을 하고 있다. 하지만 팬아웃은 PCB를 없애고 반도체와 입출력단자를 바로 구리선으로 연결한다. 이렇게 하면 사라지는 PCB 두께만큼 반도체 완제품도 얇아진다. 입출력 단자와 반도체를 연결하는 구리선 거리도 짧아져 전력 소모가 줄고 동작 속도도 ...

레벨 계측 [level measurement] 경제용어사전

석유화학 탱크나 연료 탱크와 같은 특정 공간 내의 액상 물질의 높이를 원격 측정하는 것을 말한다. 화물이나 연료의 양을 계산하기 위한 가장 기본적인 측정이다.

패널레벨페키지 [panel level packaging] 경제용어사전

칩과 기기를 잇는 선을 패널에 직접 심는 패키징 공정이다. 칩을 자르기 전인 웨이퍼 상태에서 재배선 등을 일괄적으로 해 작고 얇은 반도체를 효율적으로 생산하는 웨이퍼레벨패키지(WLP) 공정보다도 앞선 기술로 평가된다. WLP 공정보다 한 번에 패키징 할 수 있는 칩 수가 약 20% 많아 생산 원가를 낮출 수 있기 때문이다. WLP 공정은 원형의 웨이퍼에서 사각형의 칩을 찍어내 테두리 부분을 많이 버려야 하지만 PLP 공정은 사각 형태의 웨이퍼 패널을 ...

젠더혁신 [Gendered Innovation] 경제용어사전

... 사용자가 남성 중심이어서 서비스 개발 방향이나 안전성 연구, 시스템 고도화를 위해 투입하는 데이터 등도 남성 위주로 만들어졌다는 주장이 제기된 것이다. 완성차 업체와 테크 기업, 주요 정부들이 운전자 개입이 거의 필요하지 않은 레벨4 상용화 시점을 앞당기려고 노력하고 있다. 남녀의 성별 특성을 고려한 안전 표준이 개발 단계에서부터 적용돼야 한다는 목소리가 커지고 있다. 얼굴 식별도 문제다. 2019년 12월 19일 뉴욕타임스 보도에 따르면 컴퓨터에서 백인 남성의 ...

3비트 V낸드플래시 메모리 경제용어사전

3차원 수직구조로 집적도를 높인 V낸드에 데이터 저장 효율을 높인 3비트 기술(TLC·트리플레벨셀)을 적용한 고성능 낸드플래시다.

자율주행차 [self-driving car] 경제용어사전

... △후측방 경보 시스템(BSD) △어드밴스트 스마트 크루즈 컨트롤(ASCC) △자동 긴급제동 시스템(AEB) 등도 필요하다. 자율주행 기술은 스마트카의 핵심기술로 꼽힌다. 미국자동차기술학회(SAE)는 자율주행자동차의 발달 수준을 레벨 0부터 레벨 5까지 6단계로 나눴다. 0 단계- 자율주행 기능없는 일반차량 1단계- 자동브레이크, 자동속도조절 등 운전 보조기능 2단계-부분자율주행, 운전자의 상시 감독 필요 3단계-조건부 자율주행, 자동차가 안전기능 제어, 탑승자 ...

싱글 레벨 셀 [single-level cell] 경제용어사전

셀 하나당 1개의 비트 밖에 저장할 수 없지만, 데이터 처리속도가 빠른 기술.

멀티 레벨 셀 [multi-level cell] 경제용어사전

메모리 셀의 공간을 2분의 1, 3분의 1, 4분의 1 등으로 나누어 한 셀 당 저장용량을 2배·3배·4배 늘리는 기술. 싱글 레벨 셀 에 비해 저장용량은 뛰어나지만 읽기와 쓰기 속도가 다소 늦다.

웨이퍼 레벨 패키지 [wafer level package] 경제용어사전

웨이퍼 가공 후 하나씩 칩을 잘라내 패키징하던 기존 방식과 달리, 웨이퍼 상태에서 한번에 패키지 공정 및 테스트를 진행한 후 칩을 절단하여 간단히 완제품을 만들어 내는 기술이다. 이 기술을 적용하면 기존 대비 패키지 생산원가의 약 20% 절감이 가능하다.